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‣ Implementação em hardware reconfigurável de operadores matriciais para solução numérica de sistemas lineares

Arias García, Janier
Fonte: Universidade de Brasília Publicador: Universidade de Brasília
Tipo: Tese
Português
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110.16555%
Tese (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2014.; Este trabalho apresenta um estudo da implementação de operadores matriciais para solução numérica de sistemas lineares em FPGAs (Field Programmable Gate Arrays). As arquiteturas foram baseadas nos métodos diretos QR, de Schur, assim como na Eliminação Gaussiana. Os métodos foram desenvolvidos usando topologias orientadas a controle e fluxo de dados com representação aritmética de ponto flutuante, permitindo explorar o paralelismo intrínseco dos diferentes algoritmos para solução de sistemas lineares. Desta forma, mantendo o controle da propagação do erro e ganhos de desempenho em termos do tempo de execução, visando a sua aplicabilidade em problemas inversos. As arquiteturas foram desenvolvidas para obter a inversa de uma matriz assim como a solução de um sistema de equações lineares, baseados no método de eliminação Gaussiana (ou sua variante Gauss-Jordan). Além disso, neste trabalho foi proposta e implementada uma nova arquitetura baseada no método de Schur formada pelos seguintes circuitos: QRD-MGS (QR Decomposition via Modified Gram-Schmidt), MMM (Multiplicação Matriz-Matriz) e MDTM (Multiplicação-Diagonal-Transposta-Matriz). Adicionalmente...

‣ Otimização de algoritmos de decodificação de códigos de bloco por conjuntos de informação visando sua implementação em hardware

Gortan, Antonio
Fonte: Curitiba Publicador: Curitiba
Tipo: Dissertação de Mestrado
Português
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90.14038%
The purpose of this work is to undertake a theoretical analysis of the processes involved in soft-decision decoding of linear block codes using the information set approach aiming at an efficient hardware implementation in FPGAs (Field Programmable Gate Arrays). Accordingly, four contributions to this goal are presented: a modified version of the Dorsch algorithm, a set of algorithms to determine the most reliable candidates and to gauge their quantity according desired coding gain, approaching its performance to the maximum likelihood decoder, a hardware implementable version of the BGW (from the authors initials: Barros, Godoy e Wille) stop rule and the attainment of design criteria for the number of quantization intervals to apply.; Este trabalho tem como finalidade realizar uma análise teórica dos processos envolvidos na decodificação de códigos de bloco lineares por meio de conjuntos de informação visando otimizar esses procedimentos para viabilizar sua implementação em hardware de forma eficiente através do uso de FPGAs (do inglês Field Programmable Gate Array). Em especial, quatro contribuições são apresentadas com essa finalidade: uma versão modificada do algorítimo de Dorsch, um conjunto de algoritmos para determinar as candidatas mais prováveis e dimensionar sua quantidade de acordo com o ganho de codificação desejado aproximando seu desempenho ao do decodificador de máxima verossimilhança...

‣ Implementação de modelos de redes de Petri em hardware de lógica reconfigurável

Antiqueira, Perci Ayres
Fonte: Curitiba Publicador: Curitiba
Tipo: Dissertação de Mestrado
Português
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131.6727%
In this research work, was performed a study of main types of hardware modeling tools searching to verify the advantages of utilizing for modeling dynamic and concurrent systems and for its hardware implementation. It was observed that even though there are tools for this purpose, exists some points that may be worked out to facilitate access to this technology. So, was developed a method for facilitate implementation of systems modeled in Petri nets, in reconfigurable logic hardware. For that, was utilized a capture software where, from the graphic of the Petri net model, is generated a description in PNML (Petri Net Markup Language) format. From this description, is generated a hardware description file in VHDL (VHSIC Hardware Description Language) format, that may be loaded in a reconfigurable logic circuit. To make possible this stage, was performed the development of tool that generate a file in VHDL language from the description in PNML format. The developed tool is described in details, showing all stages and criteria utilized in the conversion. To validate the method, is showed an application example for this toll with the implementation in FPGA (Field Programmable Gate Arrow), of a Petri net modeling a hypothetic industrial plant. Finally...

‣ Estudo e implementação de operações em ponto fixo em FPGA com VHDL 2008: aplicação em controle de sistemas em tempo discreto

Oliveira, Alisson Antônio de
Fonte: Curitiba Publicador: Curitiba
Tipo: Dissertação de Mestrado
Português
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110.21591%
There are machines that need large processing speed for its correct working, these machines have a critical time response processing. When it is considered that aspect coupled with the need for control of static and dynamic behavior of a system arrives at the controller with strong demands on runtime. This dissertation compares discrete controllers implemented in fixed point with different accuracies, using for both the simulation of the behavior of controllers manufactured in Matlab command language and VHDL 2008. VHDL 2008 still in development and standardization by the IEEE. The VHDL language is used in FPGAs that are high speed devices with parallel processing capability. The main objective of this work is the study and implementation of discrete controllers in FPGA with the help of the VHDL 2008 language, determining its strengths and limitations, particularly in regard to the structure of programming, error analysis and demand for resources. Results show that accuracy still need some improvements a standard to the VHDL 4.0, known as VHDL 2008, is delivered to the market a stable standard. However, knowing it limitations, it is possible implementations and use in conversion of analog signals to discrete, such as control and dynamic systems simulation like servomechanisms.; Existem máquinas que necessitam de uma grande velocidade de processamento para seu correto trabalho...

‣ Estudo e implementação de sistemas de localização em hardware de lógica programável para utilização em rede de sensores sem fio

Shirai, Alysson Hikaru
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Tipo: Dissertação de Mestrado
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131.58508%
Wireless sensor networks (WSN) have been the central theme of many researches in actuality. In certain applications, like, for example, the ones that need to know from where the data is being sent or in cases which the sensor node need to know its own position to perform some action, location mechanism is indispensable. However, the execution of these algorithms is costly for the sensor nodes. Concomitantly, the advent of low power FPGAs made feasible the application of programmable devices in WSNs and applications involving dynamic reconfiguration of FPGA in sensor nodes increased the use of these devices in WSNs. Joining these demands, the goal of this master thesis is to study and implement locating systems in programmable logic hardware, aiming at meeting applications in WSN. Employing a dedicated hardware block in sensor node to compute the position minimizes its CPU usage, and this hardware can even be just a part of a larger system implemented in FPGA. The localization process is based on the use of distances, measured between the sensor node with unknown position and the reference nodes, determined from RSSI measurements, and the use of specific algorithms that calculate the desired position. The main steps were: review of the literature...

‣ Desenvolvimento e implementação de chips dedicados para um novo decodificador de códigos corretores de erros baseado em conjuntos de informação

França, Sibilla Batista da Luz
Fonte: Curitiba Publicador: Curitiba
Tipo: Tese de Doutorado
Português
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110.19994%
Error-correcting codes are present in almost all modern data communications and data storage systems. Errors during these operations are practically inevitable because of noise and interference in communication channels and degradation of storage media. When topperformance is required, the corresponding algorithms (encoder and decoder) are implemented in hardware. The research project presented in this dissertation, a dedicated chip for a new family of decoders based on information sets, is part of a broad project targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, however with a much simpler hardware, thus demonstrating that the use of this technique (decoding based on information sets), previously prohibitive due to the complexity of the hardware, could now be feasible. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and in the number of candidate codewords, which was highly reduced with respect to original Dorsch algorithm. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families...

‣ Arquitetura de hardware multicanal reconfigurável com excitação multinível para desenvolvimento e testes de novos métodos de geração de imagens por ultrassom

Assef, Amauri Amorin
Fonte: Curitiba Publicador: Curitiba
Tipo: Tese de Doutorado
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101.16092%
Medical ultrasound (US) scanners are amongst the most sophisticated signal processing machines in use today. Even with the recent advances in electronic technology, their typical architecture is often “closed” and does not fit the requirements of flexibility and RF data access to the development and test of new modalities and US techniques. This work presents the development of a novel modular hardware architecture (front-end), FPGA-based (Field Programmable Gated Array) and software (back-end), PC-based or DSP-based, fully programmable, open and flexible, for research and investigation of new techniques for medical US imaging. The proposed platform, ULTRA-ORS (Ultrasound Open Research System), allows connection to linear, convex and phased array transducers with center frequency between 500 kHz and 20 MHz, and expansion capability for operation with transducers up to 1024 multiplexed elements. The transmitter beamformer can excite simultaneously, using PWM signals, 128-channel with arbitrary waveform, programmable aperture, and 200 Vpp excitation voltage, allowing individual enable control, amplitude apodization up to 256 levels, phase angle and proper time delay for focusing on transmission. The receiver beamformer can handle simultaneous 128-channels acquisition with programmable sampling rate up to 50 MHz and 12-bit resolution. As essential item of this work...

‣ Simulador de alta velocidade em FPGA de circuitos LUT de lógica combinacional de topologia arbitrária para algoritmos evolucionários

Cabrita, Daniel Mealha
Fonte: Curitiba Publicador: Curitiba
Tipo: Dissertação de Mestrado
Português
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110.66441%
This work presents an architecture for simulation of combinational logic circuits of arbitrary topology, meant to be interfaced with evolutionary algorithms for hardware generation. It was implemented in FPGA using the VRC technique. The simulator allows for circuits composed of LUTs of parametrizable number of imputs. The free interconectivity between LUTs allows the construction of cyclic circuits. The architecture is modular and of simple interfacing. High performance is obtained by the use of multiple simulation modules in parallel, bringing results that surpass the ones obtained from other works based on DPR.; Este trabalho apresenta uma arquitetura para simulação de circuitos de lógica com binacional de topologia arbitrária, visando interfaceamento com algoritmos evolutivos para fins de geração de hardware. A implementação é em FPGA utilizando a técnica VRC. O simulador permite circuitos compostos por LUTs de número de entradas parametrizável. A livre interconectividade entre as LUTs permite a construção de circuitos cíclicos. A arquitetura é modular e de interfaceamento simples. Alta performance é obtida através do uso de múltiplos módulos de simulação em paralelo, trazendo resultados que ultrapassam os obtidos em outros trabalhos utilizando DPR.

‣ Ferramenta para Sincronismo de Gerador Síncrono com a Rede Elétrica Empregando PLL Monofásico Embarcado em FPGA

Corbelino, Luis Henrique Guimarães
Fonte: Universidade Federal de Mato Grosso do Sul Publicador: Universidade Federal de Mato Grosso do Sul
Tipo: Dissertação de Mestrado
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100.09961%
Este trabalho aborda o desenvolvimento, a simulação e a implementação de um sistema automático para realizar o paralelismo entre gerador e a rede elétrica, além do estudo para realizar o controle de transferência de potência ativa. A técnica utilizada estima o ângulo de fase e a frequência das tensões com um circuito PLL monofásico baseado na teoria da potência instantânea. Estes parâmetros são empregados no controle de velocidade do gerador e, por consequência, da frequência e da fase da tensão gerada, ajustando os parâmetros elétricos para a realização do sincronismo e do controle de fluxo de potência ativa. Os resultados foram obtidos a partir da simulação, da validação e da implementação da técnica realizada em VHDL e embarcada em FPGA. Os resultados experimentais foram aplicados a um grupo gerador formado por um motor a diesel monocilindro acoplado a um gerador trifásico auto excitável composto. Para realizar a aceleração do motor a diesel, utilizou-se um atuador eletromecânico composto por um motor CC com caixa de redução. Apesar da técnica ter se mostrado satisfatória para a realização do sincronismo de geradores síncronos acionados por motores diesel, os dispositivos empregados nos testes experimentais não foram ideais para que o sincronismo do sistema com a rede elétrica fosse alcançado.; This work presents the development...

‣ Arcabouço conceitual para computação reconfigurável

Molinos, Diego Nunes
Fonte: Universidade Federal de Uberlândia Publicador: Universidade Federal de Uberlândia
Tipo: Dissertação
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100.67038%
A computação vem ao longo dos anos direcionando uma mudança radical no per fil profi ssional e pessoal de seus usuários. Nos últimos anos pode ser observado um crescente aumento de sua utilização como ferramenta auxiliar para resolver problemas. Problemas que são cada vez mais frequentes, nas diferentes áreas do conhecimento. Quando os requisitos de uma aplicação excedem a capacidade das soluções utilizadas, novos modelos de soluções são desenvolvidos para atender a demanda de complexidade. A computação reconfi gurável surgiu como um modelo de solução computacional que íntegra o desempenho do hardware fi xo com a flexibilidade do software, unindo o melhor dos dois paradigmas. A computação reconfi gurável uma área relativamente nova e promissora, onde os principais conceitos e componentes que estiveram presentes desde a sua fundamentação teórica, ainda se mantém como base para a evolução do conhecimento na área. Alguns destes conceitos são mais antigos e outros mais recentes, que surgem em razão da necessidade de uma melhor compreensão do campo de estudo. Atualmente tem-se observado que alguns conceitos que envolvem a computação reconfi gurável vem sendo aplicados de forma errônea, em outras ocasiões...

‣ Sistema autônomo em FPGA para captura e processamento em tempo real de imagens da pupila

Pedroni, Ricardo Umbria
Fonte: Curitiba Publicador: Curitiba
Tipo: Dissertação de Mestrado
Português
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90.09961%
This dissertation proposes an algorithm and a corresponding hardware implementation capable of capturing images from the human eye and processing these images to obtain, in a portable, autonomous, secure, and non-invasive way, in real time, information regarding the pupil. More specifically, the objective is to obtain information that allows the equipment to determine the pupil's diameter, both in static form (i.e., with constant light intensity) and in dynamic form (pupil under varying light intensity). Such a system can be used in the health sector, for example, in exams such as pupillometry, a test done by ophthalmologists, or for measuring the pupil's expansion rate, a test used in the diagnosis of a series of diseases that affect the nervous system.; Essa dissertação propõe um algoritmo e um equipamento (hardware) para captação de imagens da pupila do olho humano e processamento das mesmas a fim de obter, de forma portátil, autônoma, segura, não invasiva e em tempo real, informações sobre a pupila. Mais especificamente, o objetivo é obter informações que permitam determinar o diâmetro da pupila, tanto de forma estática (pupila com tamanho estável, sem a incidência intencional de luz) quanto dinâmica (pupila variando devido à aplicação de luz com intensidade variável). Tal sistema pode ser utilizado no setor da saúde...

‣ Plataforma de medição de consumo para comparação entre software e hardware em projetos energeticamente eficientes

Cemin, Paulo Roberto
Fonte: Curitiba Publicador: Curitiba
Tipo: Dissertação de Mestrado
Português
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90.17717%
The large number of mobile devices increased the interest in low-power designs. Tools that allow the evaluation of alternative implementations give the designer actionable information to create energy-efficient designs. This paper presents a new power measurement platform able to compare the energy consumption of different algorithms implemented in software and in hardware. The proposed platform is able to measure the energy consumption of a specific process running in a general-purpose CPU with a standard operating system, and to compare the results with equivalent algorithms running in an FPGA. This allows the designer to choose the most energy-efficient software vs. hardware partitioning for a given application. Compared with the current state-of-the-art, the presented platform has four distinguishing features: (i) support for both software and hardware power measurements, (ii) measurement of individual code sections in the CPU, (iii) support for dynamic clock frequencies, and (iv) improvement of measurement precision. We also demonstrate how the developed platform has been used to analyze the energy consumption of network intrusion detection algorithms aimed at detecting probing attacks.; A popularização dos dispositivos móveis impulsionou a pesquisa e o desenvolvimento de soluções de baixo consumo. A evolução destas aplicações demanda ferramentas que permitam avaliar diferentes alternativas de implementação...

‣ Contribuição para o desenvolvimento de uma arquitetura de computação própria ao paradigma orientado a notificações

Linhares, Robson Ribeiro
Fonte: Curitiba Publicador: Curitiba
Tipo: Tese de Doutorado
Português
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90.49607%
Current software development processes lack techniques for the productive and quality design of software that makes efficient use of the parallel execution capabilities provided by the hardware of the modern computing systems. In this context, the Notification Oriented Paradigm (NOP) has been recently developed. The essence of this paradigm is a new organization for software logic based on precise notifications among causal-logical entities. One of the main effects of this paradigm is to enable smaller coupling in the software structure. As a consequence, NOP allows the exploitation of parallelization and/or distribution in a simpler and more efficient way than more commonly used programming paradigms, such as the Imperative Paradigm and the Declarative Paradigm. However, the dynamics of execution under NOP, based on notifications, is not efficiently performed by the hardware of current computing systems, which are fundamentally based on the von Neumann/Turing (and similar) model of sequential execution. In order to address this drawback, this thesis presents a contribution to development of a computing architecture, named ARQPON, which is suitable for execution of software developed according to NOP computing model. ARQPON was designed based on principles of generality...