Este trabalho desenvolve a simulação do controle de velocidade de motor de indução com a técnica de controle direto de torque (Direct Torque Control - DTC), sendo executada em um dispositivo lógico programável tipo FPGA (Field Programable Gate Array). A simulação é realizada usando-se dois programas: O MATLAB/Simulink e o ModelSim, sendo que estes dois programas trabalham em modo de co-simulação provida pelo toolbox Link-for-ModelSim do Simulink. Enquanto a dinâmica do motor e do inversor é executada no MATLAB, o algoritmo de controle da estratégia DTC é executada no ModelSim. O algoritmo de acionamento DTC é escrito em linguagem de descrição de hardware VHDL (Very High Speed Integrated Circuit Hardware Description Language - VHSIC HDL) e utiliza a aritmética de ponto flutuante. Os resultados das simulações são apresentados e analisados no final deste trabalho.; This work presents a simulation of induction motor speed control using the technique of direct torque control (DTC), performed in a reprogrammable device type FPGA. The simulation is performed using two programs: MATLAB/Simulink and ModelSim, where these two programs work in a co-simulation mode, provide by Link for ModelSim toolbox from Simulink. While the motor and inverter dynamics is performed in MATLAB...

A busca por padrões em imagens é um problema clássico em visão computacional e consiste em detectar a presença de uma dada máscara em uma imagem digital. Tal tarefa pode se tornar consideravelmente mais complexa com a invariância aos aspectos da imagem tais como rotação, escala, translação, brilho e contraste (RSTBC - rotation, scale, translation, brightness and contrast). Um algoritmo de busca de máscara foi recentemente proposto. Este algoritmo, chamado de Ciratefi, é invariante aos aspectos RSTBC e mostrou-se bastante robusto. Entretanto, a execução deste algoritmo em um computador convencional requer diversos segundos. Além disso, sua implementação na forma mais geral em hardware é difícil pois há muitos parâmetros ajustáveis. Este trabalho propõe o projeto de um software que gera automaticamente módulos compiláveis em Hardware Description Logic (VHDL) que implementam o filtro circular do algoritmo Ciratefi em dispositivos Field Programmable Gate Array (FPGA). A solução proposta acelera o tempo de processamento de 7s (em um PC de 3GHz) para 1,367ms (em um dispositivo Stratix III da Altera). Esta performance excelente (mais do que o necessário em sistemas em tempo-real) pode levar a sistemas de visão computacional de alta performance e de baixo custo.; Template matching is a classical problem in computer vision. It consists in detecting the presence of a given template in a digital image. This task becomes considerably more complex with the invariance to rotation...

Devido ao aumento da complexidade dos circuitos integrados atuais, os projetos são desenvolvidos utilizando linguagens de descrição de hardware (por exemplo, VHDL) e os circuitos são gerados automaticamente a partir das descrições em alto nível de abstração. Embora o projeto do circuito seja facilitado pela utilização de ferramentas de auxílio ao projeto, o teste do circuito resultante torna-se mais complicado com o aumento da complexidade dos circuitos. Isto traz a necessidade de considerar o teste do circuito durante sua descrição e não somente após a síntese. O objetivo deste trabalho é definir uma relação entre o estilo da descrição VHDL e a testabilidade do circuito resultante, identificando formas de descrição que geram circuitos mais testáveis. Como estudo de caso, diferentes descrições VHDL de um mesmo algoritmo foram utilizadas. Os resultados mostram que a utilização de diferentes descrições VHDL tem grande impacto nas medidas de testabilidade do circuito final e que características de algumas descrições podem ser utilizadas para modificar outras descrições e com isso aumentar a testabilidade do circuito resultante.

Este trabalho apresentará a implementação do protocolo CAN, altamente usado em veículos e equipamentos médicos, em um alto nível de abstração utilizando MATLAB e Simulink, para geração automática de código em VHDL. Além de exigir um período menor de desenvolvimento e menos suscetividade a erros, com ferramentas baseada em modelos, é possível gerar códigos em diferentes linguagens, que possuiriam o mesmo comportamento e utilizando o mesmo modelo. Conseguindo gerar um HDL para esse protocolo, seria possível em apenas um ASIC ou FPGA, ter toda a aplicação e o controlador do protocolo em um componente, sem a necessidade de componentes extras, como um só para aplicação e outro só para o controlador. Será ainda implementado mais um módulo que permite a conexão de vários módulos ao mesmo controlador de comunicação.; This manual has the purpose of present an implementation of the CAN protocol, highly used in vehicles and medical equipments, in a high level of abstraction using MATLAB and Simulink, to generate automatically VHDL code. Beyond demands a shorter development period and less susceptible to errors, with model-based tools is possible to generate code to different languages, which has the same behavior and using the same model. Generating a HDL code to this protocol...

A crescente demanda da indústria exige a produção de dispositivos embarcados em menos tempo e com mais funcionalidades diferentes. Isso implica diretamente no processo de desenvolvimento destes produtos requerendo novas técnicas para absorver a complexidade crescente dos projetos e para acelerar suas etapas de desenvolvimento. A linguagem UML vem sendo utilizada para absorver a complexidade do projeto de sistemas embarcados através de sua representação gráfica que torna o processo mais simples e intuitivo. Para acelerar o desenvolvimento surgiram processos que permitem, diretamente a partir modelos UML, a geração de código para linguagens de descrição de software embarcado (C, C++, Java) e para linguagens tradicionais de descrição de hardware (VHDL, Verilog). Diversos trabalhos e ferramentas comerciais foram desenvolvidos para automatizar o processo de geração de código convencional a partir de modelos UML (software). No entanto, pela complexidade da transformação existem apenas poucos trabalhos e nenhuma ferramenta comercial direcionado à geração de HDL a partir de UML, tornando este processo ainda pouco difundido. Nossa proposta é focada na geração de descrições de hardware na linguagem VHDL a partir de modelos UML de sistemas tempo-real embarcados (STRE)...

This paper presents a distribution feeder simulation using VHDL-AMS, considering the standard IEEE 13 node test feeder admitted as an example. In an electronic spreadsheet all calculations are performed in order to develop the modeling in VHDL-AMS. The simulation results are compared in relation to the results from the well knowing MatLab/Simulink environment, in order to verify the feasibility of the VHDL-AMS modeling for a standard electrical distribution feeder, using the software SystemVision™. This paper aims to present the first major developments for a future Real-Time Digital Simulator applied to Electrical Power Distribution Systems. © 2012 IEEE.

Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq); Pós-graduação em Engenharia Elétrica - FEIS; Neste trabalho apresentam-se quatro ferramentas de síntese digital, capazes de converter máquinas de estados finitos modeladas em rede de Petri para uma descrição VHDL correspondente à maquina modelada. As máquinas de estados finitos nos modelos de Mealy ou Moore são representadas em rede de Petri Lugar/Transição através de duas metodologias de modelagem desenvolvidas. Uma das metodologias modela apenas máquinas do tipo Mealy, enquanto que a outra modela máquinas de Mealy e Moore. As metodologias e o tipo de tradução da rede de Petri que se deseja obter são fatores essenciais para definir as ferramentas que serão utilizadas. Duas das ferramentas desenvolvidas traduzem o modelo da rede de Petri em uma tabela de transição de estados e as outras duas ferramentas traduzem o modelo da rede de Petri em uma descrição comportamental na linguagem VHDL. Dependendo da ferramenta utilizada é necessário integrar outras ferramentas de síntese, desenvolvidas em trabalhos anteriores, no processo de tradução da rede de Petri para VHDL. A aplicabilidade das ferramentas e metodologias desenvolvidas foi concluída através de simulações dos códigos VHDL obtidos.; In this work we present four digital synthesis tools capable of converting finite state machines modeled in Petri nets into a corresponding VHDL description. Mealy or Moore finite state machine models are represented in Place/Transition Petri nets through two possible methodologies...

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES); Pós-graduação em Engenharia Elétrica - FEIS; Neste trabalho é apresentada uma ferramenta de tradução, que converte sistemas de controle descritos na linguagem de automação LOGO!Soft, para um modelo VHDL correspondente. O software desenvolvido, denominado “LOGO2VHDL”, contém funções básicas e especiais disponíveis no LOGO!Soft. Nesta ferramenta, o usuário acostumado em programar o CLP LOGO!Soft pode facilmente obter uma descrição VHDL cujo modelo funcional, pode ser sintetizado, no ambiente QUARTUS II da Altera. Este trabalho teve como objetivo principal estudar uma nova metodologia, que visa o emprego de dispositivos lógicos programáveis (PLDs) como uma forma alternativa ao emprego dos controladores lógicos programáveis (CLPs) no controle automatizado de processos. A ferramenta foi avaliada através de estudos de casos descrevendo sistemas de controle simples e complexos. Em todos os casos, os resultados das simulações mostram a viabilidade desta nova abordagem em automatizar sistemas de controle.; In this work it is presented a translation tool that converts control systems described in the automation language LOGO!Sof, for a model corresponding VHDL. The developed software...

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES); Fundação de Amparo à Pesquisa do Estado de São Paulo (FAPESP); Pós-graduação em Engenharia Elétrica - FEIS; Este trabalho trata da análise, desenvolvimento e implementação de um estágio Pré- Regulador Retificador Boost de alto fator de potência, para servir como fonte de alimentação para sistemas de iluminação fluorescente multi-lâmpadas, com potência de até 1.200 watts e com índices de qualidade tanto para a fonte de alimentação em corrente alternada quanto para o sistema de iluminação. Este conversor será controlado de forma digital, através da técnica dos valores médios instantâneos da corrente de entrada, desenvolvido através da linguagem de descrição de hardware VHDL (VHSIC HDL – Very High Speed Integrated Circuit Hardware Description Language) e implementado em um dispositivo FPGA (Field Programmable Gate Array) Spartan 3. Neste trabalho são apresentadas análises matemáticas, para a obtenção das funções de transferência pertinentes ao projeto dos compensadores, onde será aplicada uma metodologia de projeto capaz de projetar estes compensadores utilizando os diagramas de Bode, de módulo e de fase, e ainda contemplar as influencias dos dispositivos A/D...

Este trabalho apresenta o estudo e a análise de uma metodologia de projeto de circuitos somadores digitais, obtidos por síntese automática, em dois ambientes de Electronic Design Automation (EDA), a partir de suas especificações na linguagem de descrição de hardware VHDL. Faz-se uma breve explanação das noções básicas relacionadas ao desenvolvimento da metodologia, dando uma introdução à linguagem VHDL e aos conceitos envolvidos no processo de síntese das descrições VHDL em ambientes automatizados. Também, são apresentados os principais algoritmos de soma digital e uma relação dos diferentes modos de descrição dos mesmos em VHDL. Por fim, são comentados os resultados obtidos na síntese e simulação destes componentes aritméticos nos ambiente de EDA utilizados; This work presents the study and analysis of a digital adder circuits design methodology, using automatic synthesis in two environment of Electronic Design Automation (EDA), starting from its specifications in the hardware description language VHDL. An introduction to VHDL and on the synthesis process in EDA environments is given. The various VHDL description styles as well as the main digital addition algorithms are shown. Finally we comment on the results obtained in the synthesis and simulation of these arithmetic components in the EDA environments used

Em um passado recente os sistemas eram constituídos de partes discretas tais como microprocessadores, memórias e Application Specific Integrated Circuits (ASICs). Essa separação clara e simples tornava possível a especificação ser feita por uns poucos projetistas utilizando uma abordagem top-down: a partir de um modelo comportamental ou Register-Transfer Level (descritos em VHDL, por exemplo), progressivamente refinando o modelo ate o nível Transistor-to-Transistor. Entretanto, o avanço contínuo do processo de miniaturização de transistores possibilitou a criação de sistemas completos integrados em um único chip (também chamados de System-on-chip). Dado que esses sistemas s~ao tipicamente constituídos por diversos componentes complexos, um nível mais alto de abstração - o de sistema - foi criado, juntamente com suas linguagens associadas (como a linguagem SystemC), para facilitar o trabalho dos projetistas. As linguagens utilizadas para modelar no nível de sistema são diferentes das linguagens utilizadas para modelar nos níveis comportamental e Register-Transfer. Assim, surge o problema de como co-verificar componentes descritos em diferentes níveis de abstração; característica desejável para projetos de grande porte...

A unidade de controlo da maior parte dos sistemas digitais é normalmente estruturada como uma máquina de estados síncrona genérica (CSSM). Complexas máquinas deste tipo estão presentes em muitos projectos VLSI e são implementadas usando dispositivos de lógica programável. Actualmente, estão disponíveis, na maioria das plataformas CAD linguagens de especificação, embora estas não disponibilizem directamente formas de modelar actividades concorrentes e cooperativas. As Redes de Petri (de aqui em diante, simplesmente, RdP) são uma ferramenta gráfica muito poderosa para especificar e modelar o comportamento de controladores paralelos. Existem várias técnicas para análise das RdP que permitem validar formalmente as propriedades mais importantes do sistema modelado: vivacidade, segurança, inexistência de conflitos e determinismo. Inúmeros tipos de RdP foram propostos e usados para especificar ou modelar sistemas, quer pela imposição de restrições ao modelo básico, quer pela adição de características adicionais. Uma revisão dos tipos mais relevantes sugeriu que as CSSM são mais facilmente especificadas e implementadas por RdP seguras com transições guardadas e disparos síncronos. Adicionalmente, são também admitidos arcos inibidores e habilitadores. VHDL é uma linguagem textual bastante potente...

Dissertação apresentada na Faculdade de Ciências e Tecnologia da Universidade Nova de Lisboa para obtenção de grau de Mestre em Engenharia Electrotécnica e de Computadores; Com o aumento da complexidade no desenvolvimento de sistemas digitais existe uma necessidade cada vez maior de novas ferramentas que associadas a metodologias, criem mecanismos de abstracção tornando o desenvolvimento mais simples e menos demorado. A utilização de Redes de Petri para a modelação de sistemas de eventos discretos e especificação de controladores digitais tem sido bastante discutida havendo no entanto uma falta de ferramentas no que respeita à implementação desses modelos quando se considera a geração automática de código. Este trabalho tem como objectivo criar regras para a geração automática de código VHDL a serem usadas por uma nova ferramenta de ajuda à implementação de projectos de sistemas síncronos controlados a eventos discretos e baseados na utilização de Redes de Petri. A ferramenta é baseada numa classe de Redes de Petri denominada Input-Output Place- Transition Petri Net (IOPT), representada através de Petri Net Markup Language (PNML). Esta classe IOPT é baseada nas redes lugar/transição e em conceitos bem estudados de Redes de Petri sincronizadas e interpretadas...

There are machines that need large processing speed for its correct working, these machines have a critical time response processing. When it is considered that aspect coupled with the need for control of static and dynamic behavior of a system arrives at the controller with strong demands on runtime. This dissertation compares discrete controllers implemented in fixed point with different accuracies, using for both the simulation of the behavior of controllers manufactured in Matlab command language and VHDL 2008. VHDL 2008 still in development and standardization by the IEEE. The VHDL language is used in FPGAs that are high speed devices with parallel processing capability. The main objective of this work is the study and implementation of discrete controllers in FPGA with the help of the VHDL 2008 language, determining its strengths and limitations, particularly in regard to the structure of programming, error analysis and demand for resources. Results show that accuracy still need some improvements a standard to the VHDL 4.0, known as VHDL 2008, is delivered to the market a stable standard. However, knowing it limitations, it is possible implementations and use in conversion of analog signals to discrete, such as control and dynamic systems simulation like servomechanisms.; Existem máquinas que necessitam de uma grande velocidade de processamento para seu correto trabalho...

The Reconfigurable Computing is an intermediate solution at the resolution of complex problems, making possible to combine the speed of the hardware with the flexibility of the software. An reconfigurable architecture possess some goals, among these the increase of performance. The use of reconfigurable architectures to increase the performance of systems is a well known technology, specially because of the possibility of implementing certain slow algorithms in the current processors directly in hardware. Amongst the various segments that use reconfigurable architectures the reconfigurable processors deserve a special mention. These processors combine the functions of a microprocessor with a reconfigurable logic and can be adapted after the development process. Reconfigurable Instruction Set Processors (RISP) are a subgroup of the reconfigurable processors, that have as goal the reconfiguration of the instruction set of the processor, involving issues such formats, operands and operations of the instructions. This work possess as main objective the development of a RISP processor, combining the techniques of configuration of the set of executed instructions of the processor during the development...

Este trabalho apresenta um sistema de Síntese de Alto Nível — geração automática de uma descrição estrutural no nível RT a partir de uma descrição comportamental algorítmica [MCF 88] —, abordando as tarefas de compilação para representação interna, transformações comportamentais, escalonamento, alocação, mapeamento e gera.são do controle. Sua principal contribuição esta na fase de transformações comportamentais, através da qual é possível explorar globalmente o paralelismo existente na descried° do sistema digital e, de maneira sistemática, pesquisar o espaço de projeto, ou seja, as possíveis implementações para o sistema digital, identificando a que melhor satisfaz as restrições especificadas pelo projetista. A Linguagem de Descried° de Hardware (HDL) usada no sistema de síntese é VHDL que oferece recursos para se descrever comportamento e estrutura, e se especificar restrições de projeto, alem de ter sido adotada como padrão pela IEEE. Parte-se da descried° algorítmica em VHDL comportamental do sistema digital. Tal descrição é compilada para uma representação interna baseada em grafos: cada bloco básico — seqüência de operações sem desvio — e representado por um Grafo de Fluxo de Dados (GFD); a transferência de controle entre blocos básicos — desvios condicionais e incondicionais — é representada pelo Grafo de Fluxo de Controle (GFC); e as relações de hierarquia — entidade...

VHDL is a flexible language for programming PLDs (Programmable Logic Devices) but the way it is synthesized for different architectures varies. Since there are several types of PLDs and several synthesis tools, it is very important for the designer to know which VHDL model to use for a particular architecture in order to achieve maximum efficiency. The term efficiency refers to a good use of resources that result to a denser fit of the logic design into the PLD with a minimum implementation delay. The choice of the VHDL model also depends on the application and the expectations of the designer. Based on the information from several PLD architectures, this thesis points out the maximum efficiency models for each architecture in different aspects of VHDL programming and sequential logic applications. The architectures that the study is focused on, are the Altera MAX family and the Cypress MAX, Flash and CY7C33x families.

Very high speed integrated circuit Hardware Description Language (VHDL) is utilized in this project to model a Morphological Image Processor (MIP) Array. Both behavioral and structural models have been established at the system level, and the simulation results from both models are consistent with each other. The successful implementation of the models accomplishes our original goal to document the MIP with VHDL. It is observed from the project that VHDL is a powerful language. It is flexible since it can be used to model any level of a system independent of the technology.

PSpice A/D is a simulation package that is used to analyze and predict the performance of analog and mixed signal circuits. It is very popular especially among Printed Circuit Board (PCB) engineers to verify board level designs. However, PSpice A/D currently lacks the ability to simulate analog components connected to digital circuits that are modeled using Hardware Descriptive Languages (HDLs), such as VHDL and Verilog HDL. Simulation of HDL models in PSpice A/D is necessary to verify mixed signal PCBs where programmable logic devices like Field Programmable Gate Arrays (FPGAs) and Complex Programmable Logic Devices (CPLDs) are connected to discrete analog components. More than 60% of the PCBs that are designed today contain at least one FPGA or CPLD. This thesis investigates the possibility of simulating VHDL models in PSpice A/D. A new design methodology and the necessary tools to achieve this goal are presented. The new design methodology achieves total system verification at PCB level. Total system verification reduces design failures and hence increases reliability. It also allows reducing the overall time to market. A mixed signal design from NASA Goddard Space Flight Center for a brushless three phase motor that runs a space application is implemented by following the proposed design methodology.

En este artículo se presenta el diseño y simulación en VHDL de una red neuronal de tipo Backpropagation utilizada para la cancelación de interferencias de 60 Hz en la señal electrocardiográfica. (ECG). Se presenta en primer lugar el algoritmo de simulación de la Red Neuronal diseñada mediante MATLAB, como base para el desarrollo de la arquitectura en VHDL. El proceso de simulación funcional del código VHDL sintetizable se llevó a cabo sobre el entorno de Modelsim. El muestreo de la señal se realizó a 250 Hz usando 8 bits de resolución para las muestras. La discretización de los pesos de la red neuronal y los cálculos se realizaron en punto decimal fijo. En la simulación del modelo en MATLAB se obtuvo un error cuadrático medio de 6,8E-5 para una señal de electrocardiograma de amplitud de 1 voltio. En la modelación y simulación en VHDL se obtuvieron resultados similares.